¿Por qué los flip-flops generalmente se activan en el borde ascendente del reloj?

La mejor suposición: la tendencia de borde positivo es un subproducto de los diseños que intentan usar un poco de área / partes como sea posible antes de la década de 1970 . Una medida de ahorro de costos para la producción al aumentar el número de chips por oblea. Los DFF pos / neg-edge modernos a menudo tienen un área total igual, por lo que la tendencia de borde positivo es ahora una práctica heredada.

El ahorro de área vino de los diseños "clásicos" de flip-flop. Los componentes maestro / esclavo modernos de un D-flip-flop pueden usar dos pestillos de 5 transistores; Patentes WO1984003806 A1 y US4484087 A ambos se presentaron el 23 de marzo de 1984. Se registró una patente de 8-transitor D-latch el 6 de febrero de 1970; US3641511 A . En aras de la simplicidad, los diseños basados en los cierres SR / SnRn se considerarán "Clásicos" y "Modernos" para los diseños que utilizan las patentes D-latch / S mencionadas.

En un diseño de IC, una compuerta NAND usa menos área que la compuerta NOR debido a las propiedades características de un NMOS y un PMOS. Desde allí, las cascadas de tendencia de tamaño de área de ahorro. Los pestillos D de los cierres SnRn son más pequeños que los cierres SR. Los diseños de D-flip-flop clásico se basan en estas puertas lógicas. Después de buscar varios diseños, los diseños clásicos de borde positivo son siempre más pequeños que los diseños clásicos de borde negativo. La migración a la modernidad se produjo a medida que el costo de los chips se volvió favorable: ahorro de área versus tarifa de regalías.

Profundizando un poco más para demostrar las diferencias de área:

D-flip-flop de borde positivo clásico: basado en el esquema Wikipedia's Descripción clásica del flip-flop D con disparo por borde positivo y diagrama usando cinco NAND2 y una NAND3. Esto utiliza un total de trece NMOS y trece PMOS.

^{simular este circuito : esquema creado usando CircuitLab}

El mejor D-flip-flop de borde negativo clásico que pude encontrar es que utiliza dos D-Latches y dos inversores. Forma de referencia esquemática enlace . Esto utiliza un total de dieciocho NMOS y dieciocho PMOS. Si coloca un inversor en la posición clásica anterior, disminuirá el conteo de transistores de este diseño. En cualquier caso, el borde negativo clásico es más grande que el diseño de borde positivo.

^{simular este circuito}

Un diseño moderno de D-flip-flop puede tener el siguiente aspecto según las patentes WO1984003806 A1 y US4484087 A cinco transistores D-latch descripción. Esto utiliza un total de cinco NMOS y fice PMOS; Grandes ahorros de área en comparación con los clásicos. Invertir el orden maestro / esclavo crearía un flip-flop de borde negativo de igual tamaño.

^{simular este circuito}

Solo estoy demostrando los diseños más pequeños posibles. Los diseños pueden basarse en los requisitos de diseño, en las bibliotecas de células estándar permitidas, en las funciones de restablecimiento / configuración predeterminada u otros motivos.

Aquí hay algunos supuestos básicos que se trataron en otra publicación (que no puedo encontrar ahora).

Si cuenta el número total de elementos lógicos colocados y la lógica sincronizada (número total de FF enviados) probablemente estarán en el procesador y los microprocesadores, Intel, DEC, etc. La manifestación de esto es que usted termina con un pequeños grupos de personas / equipos que son responsables de los diseños que abarcan muchas décadas, sin muchos detalles del funcionamiento interno.

A la inversa, tiene muchos equipos diferentes trabajando en flujos ASIC, con muchos más proyectos pero con un menor volumen correspondiente.

La mayoría de los diseños de procesadores no tienen un borde positivo ni negativo, pero están diseñados con un esquema de reloj complementario NOC (reloj no superpuesto) de doble pestillo.

Así que terminas con entradas - > (nube lógica) - > pestillo del reloj - > nube lógica - > pestillo de! esquema de reloj. ¿Cuál es la forma canónica de un maestro esclavo FF con lógica dentro?

Este tipo de metodología de diseño tiene varias ventajas, pero también tiene una complejidad adicional.

Otra cosa desafortunada es que esta metodología de diseño no se enseña en la mayoría de las universidades. Todos los diseños de Intel x86 son de este tipo (uno no debe confundir el funcionamiento externo de las interfaces con el funcionamiento interno) con los notables núcleos SOC sintetizables que han estado diseñando para teléfonos móviles.

Un excelente discurso sobre esto se puede encontrar en "Dally, William J. y John W. Poulton". Ingeniería de sistemas digitales. Cambridge University Press, 1998. la sección 9.5 analiza el "temporizador síncrono de bucle abierto" y el título del capítulo. Sin embargo, para citar "Sin embargo, la sincronización activada por flanco rara vez se utiliza en microprocesadores de alta gama y diseños de sistemas en gran medida porque produce un tiempo de ciclo mínimo que depende de la inclinación del reloj".

Sí, una respuesta totalmente pedante. pero una metodología importante que es poco conocida, teniendo en cuenta cuántos transistores totales hay en estos diseños (lotes y lotes).

El rendimiento de la tecnología CMOS actual (en términos de potencia / área / velocidad / costo) parece ser insensible al esquema de activación utilizado.

No puedo probar la afirmación anterior con rigor porque requiere muchos conocimientos e investigaciones preliminares, e incluso el resumen de la prueba probablemente sea demasiado largo para una respuesta. Que yo sepa, no hay diferencias, por lo tanto, déjeme suponer que este es el caso.

Tampoco sé si su afirmación sobre los flip-flops que generalmente se activan en el borde positivo del reloj es correcta (creo que sí). Permítame asumir que esto también es correcto para el propósito de la siguiente discusión.

Bajo todas las suposiciones anteriores, veo solo dos posibilidades:

• La activación positiva del borde se convirtió en un estándar porque tenía algunas ventajas claras en algún momento en el pasado. Después de que la tecnología que explotó esta ventaja se volviera obsoleta, el desencadenante positivo del borde seguía siendo el estándar de facto.
• El disparo de borde positivo se convirtió en un estándar sin ninguna legitimidad de ingeniería, es decir, no ofrecía ninguna ventaja en ninguna familia lógica y ningún nodo de tecnología en el pasado.

Con el fin de ver cuándo se convirtió en estándar el disparo de borde positivo, decidí seguir la evolución de CPU de Intel cronometrando esquemas:

1. 4004 : se usó un reloj de dos fases con suministro externo. Parece que el cierre de Data Out se realizó en el borde negativo de \ $ \ phi _2 \ $.
2. 8086 : Cierre de datos La salida se realizó en el borde negativo de CLK.
3. 80386 : se usó el borde positivo de CLK2.
4. 80486 : se usó borde positivo de CLK.
5. Pentium : se usó positivo borde de CLK ...

Parece que Intel comenzó con la activación del borde negativo (si este término puede aplicarse a las primeras CPU), pero cambió a la activación del borde positivo a partir de 386.

8086 utilizó tecnología HMOS (algún tipo de Lógica NMOS de carga de agotamiento ) mientras que 80386 era CHMOS (es una especie de CMOS). Parece que la adopción de la activación positiva del borde sucedió en paralelo con la adopción de la tecnología CMOS. Suponemos que el CMOS no proporciona ninguna ventaja al desencadenamiento positivo del borde, por lo que parece que esta convención es arbitraria.

Sin embargo, debemos tener en cuenta tres puntos:

• Supusimos que las actuales tecnologías CMOS no proporcionan ninguna ventaja.
• El supuesto anterior no fue probado ni debatido en ninguna forma.
• De las hojas de datos queda claro en qué borde está bloqueado Data Out, sin embargo, esto puede no representar la implementación interna.

Claramente, hay espacio para investigaciones adicionales. Continuará ...