Estoy tratando de entender el peor de los casos en el sumador de bypass de 16 bits. ¿No es el camino crítico a través de todos los agregadores en el diseño?
Perolasoluciónsemuestraacontinuación,¿cómopuedeserlarutacrítica(líneanaranja)?
Estoy tratando de entender el peor de los casos en el sumador de bypass de 16 bits. ¿No es el camino crítico a través de todos los agregadores en el diseño?
Perolasoluciónsemuestraacontinuación,¿cómopuedeserlarutacrítica(líneanaranja)?
¿De dónde vienen estos diagramas? Si los trapezoides blancos son multiplexores 2: 1 ordinarios, entonces esta no es una implementación correcta de un sumador de bypass. La entrada de acarreo a cada etapa de 4 bits debe ser el OR lógico de la salida mux y la salida de acarreo de la etapa anterior.
El camino más largo real a través de todo el diseño es desde las entradas de la primera etapa (a la izquierda) hasta la salida de suma de la 16a etapa (a la derecha), siguiendo la mayor parte de la naranja camino, pero no a través del mux final.
La lógica después de cada etapa debe tener este aspecto:
$$ C_ {o, etapa} = C_ {i, n} \ cdot P_ {n} \ cdot P_ {n + 1} \ cdot P_ {n + 2} \ cdot P_ {n + 3} + C_ {o, n + 3} $$
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