¿Puede alguien decirme lo que esta hoja de datos está tratando de decirme?

N bits de datos se envían comenzando en el flanco ascendente del reloj de BCK que ocurre 1 ciclo de reloj después del cambio de nivel de LRCK (= círculo amarillo). es decir, se necesita un ciclo BCK 1 x para tratar el bloque de datos anterior antes de que comience la nueva sincronización.
 N bits de datos se envían primero a MSB.
 Después de que se hayan enviado N bits, los datos se enclavan en el IC cambiando el estado LRCK en un flanco descendente BCK. El retardo entre la sincronización del último bit de datos por BCK y el bloqueo de la palabra de datos por cambio de LRCK no se especifica en este diagrama, excepto que es al menos un semiciclo de BCK (= círculo azul).

Una mirada a la figura 1 muestra más detalles de los tiempos.
 Los datos y LRCk pueden cambiar juntos y BCLK ocurre Tsu1 (= tiempo de configuración) después de que los datos y LRCK hayan cambiado = 10 ns min.
 Los datos deben conservarse después de BCLK por tiempo = Th1 (= tiempo de espera 1) = 10 ns mínimo.

Eso parece ser un bit de selección de palabra. En \ $ I ^ 2S \ $, es posible combinar equipos que utilizan diferentes longitudes de bits, por lo que es posible enviar datos desde un dispositivo de 32 bits a un dispositivo de 24 bits. El dispositivo de 24 bits solo tomará sus primeros 24 bits y luego esperará la señal que el dispositivo de 32 bits ha terminado de enviar. El bit de selección de palabra también le dice al receptor que el canal está cambiado. Como puede ver, hay uno después del canal izquierdo y luego después del canal derecho y luego nuevamente después del canal izquierdo y así sucesivamente.

Así que supongo que en un escenario asíncrono, esto probablemente se llame bit de parada.