RMII enrutamiento lateral e integridad de la señal

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Tengo algunas preguntas de integridad de señal y EMC.

En mi placa, la interfaz RMII de LPC1768 está conectada a LAN8720. Debido a la ubicación de los pines, algunas señales RMII deben pasar por la capa inferior. Esta es una placa de cuatro capas, la segunda capa es GND, la tercera capa es poder. Sé que las trazas verticales reducen los efectos emi, así que enruté de esta manera. Como es RMII, la interfaz es de 50Mhz.

En este enrutamiento, la longitud máxima de rastreo es de 2.15 cm y la longitud mínima de rastreo es de 1.75 cm, por lo que el máximo. La diferencia entre las longitudes de traza es de 4 mm. El ancho del trazo es de 0.16mm. Usé la Calculadora de Pcb de KiCAD para calcular la impedancia de traza y utilicé datos de la fabricación de PCB Gold Phoenix. Y la impedancia para estas trazas es de 66 ohmios (los valores de impedancia diferencial para las parejas RX / TX del lado phy son 50 ohmios).

Según el modelo LAN8720 IBIS, el tiempo de subida de REF_CLK es 2.104 ns y el tiempo de caída es de 1.296 ns

  1. ¿Se debe enrutar REF_CLK sin vias?
  2. ¿Necesita REF_CLK resistencia de terminación?
  3. ¿Es aceptable una diferencia de 4 mm en la longitud de traza a 50 Mhz?

Estas son mis preguntas, también agregue otras opiniones y comentarios.

(Vi antiguos diseños de referencia de micropendousx, es un tablero de dos capas y uso de múltiples vías casi todas las señales porque es un tablero muy pequeño, no lo usé, así que no sé si está funcionando o no)

lpc1768 datasheet hoja de datos de lan8720 diseño de referencia micropendousX

    
pregunta zenprogrammer

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Buenas preguntas.

1) ¿Se debe enrutar REF_CLK sin vias.

Siempre que vea algo como "debe enrutarse sin vías" sin una buena explicación, es probable que alguien no entienda completamente lo que está sucediendo y simplemente piense que es una buena idea.

Una de varias cosas puede ser el problema:

  • Impedancia de traza diferente en capas diferentes, que causará reflejos siempre que haya una vía.
  • Problema del plano de referencia, porque la impedancia entre los planos de potencia del diseño no es lo suficientemente baja.

Ambos son fáciles de evitar y son una buena práctica. A menudo, incluso se requieren si desea pasar las pruebas de EMI, crear un diseño sólido, etc.

Entonces, siempre que hagas esto, puedes usar vias sin ningún problema. Cuanto más rápidas sean las señales, más cuidado tendrás para diseñar las vías. Anteriormente he escrito sobre cómo diseñar vias para más de 28 señales de GBps aquí .

2) ¿REF_CLK necesita resistencia de terminación?

Lo mejor que puede hacer aquí es una simulación rápida con su simulador de IBIS favorito, o hacer que alguien lo haga por usted (lo siento, estas herramientas cuestan dinero, pero valen la pena).

Si tiene tasas de borde muy rápidas, es probable que necesite una resistencia de terminación si la traza es eléctricamente más larga que aproximadamente 1/3 del tiempo de subida / bajada. Use la simulación para estar seguro (desafortunadamente, no proporcionó suficiente información sobre su diseño o podría haberlo hecho de inmediato).

3) ¿Es aceptable la diferencia de 4 mm en la longitud del trazado @ 50Mhz?

Otra buena pregunta. Mira los tiempos de subida / caída de tu señal. Si la longitud eléctrica del tiempo de subida / bajada es significativamente más larga que la discrepancia de la longitud de la traza, esto funcionará bien. En realidad, es una buena práctica no restringir demasiado los diseños, aunque a menudo es posible hacer coincidir las longitudes de traza dentro de una tolerancia muy estrecha.

    
respondido por el Rolf Ostergaard

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