Se está actualizando a través de la puerta SCR. Todo el circuito parece un poco tonto. Esto debería funcionar:
Ajusta C1 y R2 para el retraso deseado.
Añadido:
Esto se agregó en respuesta a una solicitud de aclaración en un comentario.
SW1 es solo para mostrar algunos medios de cargar el capacitor a Vdd. El punto del circuito es lo que sucede cuando se abre SW1. Digamos que Vdd es 5 V. Cuando SW1 se abre, C1 se carga a 5V. Esto pone corriente a través de la base de Q1 a través de R2. Digamos que la caída de B-E es de unos 500 mV. Esto es más bajo que lo habitual de 600-700 mV debido a la muy baja corriente. Eso deja a 4.5 V a través de R2 en T = 0, lo que coloca a 4.5 µA a través de la base de Q1. Digamos que se puede contar con que Q1 tiene una ganancia de 50. Eso significa que puede soportar una corriente de colector de hasta 4.5µA * 50 = 225µA. Eso sería 10.6 V a través de R1, que está más que disponible, por lo que Q1 se satura y la entrada de PIC está baja.
Dado que se asume que la unión B-E es una tensión fija, tenemos una caída de R-C simple entre C1 y R2. C1 se carga inicialmente a 5 V y decaerá a 500 mV según nuestra suposición de que B-E parece una fuente de voltaje fijo. Eso no es exacto, pero es lo suficientemente bueno para tener una idea aproximada de lo que sucederá. Hay otras incertidumbres mucho mayores, como veremos en breve. Entonces, el voltaje C1 decaerá exponencialmente de 5 V a 500 mV. La corriente de base también disminuirá de 4.5 µA a 0. La constante de tiempo es R * C, que es de 1000 segundos. Tenga en cuenta que incluso un µA o dos de fugas en C1 cambiarán este valor significativamente. Si puede encontrar una especificación de fuga, será un máximo, por lo que la fuga puede estar en cualquier lugar desde ese valor hasta 0. La fuga del capacitor por lo tanto representa una importante falta de garantía en el tiempo de caída. Continuemos con 4.5 µA a 0 con una constante de tiempo de valores de 1000 segundos para mostrar cómo calcular lo que sucede en el reinicio del circuito.
Digamos que esta entrada PIC requiere que el voltaje sea inferior a .2 Vdd para un nivel lógico bajo garantizado. Eso es 1 V en este ejemplo. Digamos también que el pin PIC está clasificado para una fuga máxima de 1 µA. Cuando el pin PIC está a 1 V, hay 4 V a través de R1, lo que significa que generará 85 µA. Ahora podemos ver que la pérdida del pin PIC es insignificante con el valor elegido de R1. Lo agregaremos de todos modos para encontrar que Q1 debe hundir 85 µA para mantener el pin PIC en el estado lógico bajo garantizado. Dijimos antes que asumiremos que se puede contar con que Q1 tendrá una ganancia de 50, lo que significa que necesita 1.7 µA de corriente base para garantizar una salida lógica baja. Eso es .383 del valor inicial, que es .96 constantes de tiempo, o 960 segundos. Por lo tanto, dados todos los supuestos, la entrada PIC se mantendrá baja durante al menos 960 segundos (16 minutos) después de abrir SW1.
En realidad, una tapa de 1 mF será electrolítica, por lo que tendrá una fuga significativa en comparación con la corriente de descarga inicial de 4.5 µA. Esto acortará el tiempo. Estos tiempos tan largos son difíciles con la electrónica analógica porque necesita una combinación de alta capacitancia y baja fuga, que están reñidas entre sí en el mundo real.
Ese fue el cálculo del tiempo mínimo . Incluso si C1 fuera un capacitor perfecto, una fuente de error muy importante proviene de la incertidumbre de la ganancia de Q1. Usamos 50 mínimo como ejemplo. Eso puede ser un mínimo razonable en gran parte de un rango de operación de 2N4401, pero estas cosas rara vez se especifican a corrientes tan bajas. El mínimo podría ser más bajo, pero la ganancia máxima de un transistor puede ser muchas veces más que su mínimo. Es la ganancia impredecible de Q1 lo que hace que el retraso de este circuito sea impredecible en un amplio rango.
