¿Por qué I2S tiene un ciclo de reloj adicional en SCLK que se desperdicia, es decir, no se transfieren datos?

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Estoy obteniendo diferentes formas de onda para I2S en diferentes lugares, en una encontré que el LSb se transfiere después de que LRCK haya cambiado. En este dispositivo que no es el caso.

Parece que hay I2S normal, I2S justificado a la izquierda y I2S justificado a la derecha. La izquierda y la derecha justificadas tienen sentido. Sin embargo, el I2S normal tiene algo peculiar al respecto.

P: Una vez que el LRCK cambia la polaridad, el valor de SDATA en el primer flanco ascendente de SCLK parece ignorarse. ¿Es esto un error en la ficha técnica? ¿Por qué se hace esto? La imagen está debajo con la parte cuestionada rodeada de rojo.

¿EstoesunerrorenlahojadedatosdeCS4334?Busquéenelmanualdedatosdel"Procesador de audio digital TAS3004 con códec", página 2-6 y mostró una X para el primer bit.

    
pregunta quantum231

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I2S estándar sí tiene un desplazamiento de un bit, supongo que en los primeros días proporcionó temporización para bloquear la salida del registro de desplazamiento en algún tipo de convertidor de entrada paralelo (o tal vez la temporización de un S / H para saca el estéreo de un solo canal de chip convertidor caro o algo así, sí, ¡eso ya se hizo!) ..

Muchas de estas cosas tienden a ser un caso de formalización de lo que ya se está haciendo, y 30 años más tarde, nadie recuerda el razonamiento original.

    
respondido por el Dan Mills

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