Soy muy nuevo en la lógica de hardware (y en este sitio) pero estoy tratando de entender el uso exacto y la duración de las entradas asíncronas clear (CLR) y preset (PRE) en los diagramas de tiempo de flip-flop. Aparentemente, ambos son activos-bajos activados. Sé que CLR envía las salidas Q a 0, mientras que PRE las envía a 1, independientemente del borde en el que se encuentre el reloj (si corresponde). De lo que no estoy seguro es de la duración después del borrado o preset inicial. En otras palabras, ¿Q solo va a 0 en claro, pero solo cuando el primer nivel es primero y luego puede depender de las entradas (JK, T, D, SR) nuevamente? ¿O permanece Q bajo durante todo el tiempo que CLR está bajo? De manera similar, para PRE, el PRE enviaría Q salidas altas durante todo el tiempo en que PRE es alto, o ¿es solo inicialmente cuando PRE primero pasa a nivel alto? Gracias por su paciencia mientras estoy aprendiendo.
Entradas asíncronas al diagrama de tiempo
2 respuestas
Como usted menciona, las señales asíncronas de AJUSTE y RESTAURACIÓN son a menudo activas bajas. Para simplificar la explicación, supongamos que estamos haciendo un RESET. (PRESET funcionará de la misma manera.)
La salida Q se activará en BAJA tan pronto como se restablezca el RESET.
La salida Q permanecerá BAJA mientras el RESET se mantenga bajo, independientemente de otras señales.
En el borde posterior (ascendente) del impulso RESET, la salida Q permanecerá BAJA hasta el siguiente reloj, cuando reflejará el estado del flip-flop.
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Los términos TTL bajo activo Predefinido y Borrar (Pre, Clr) preceden los términos idénticos Establecer y Restablecer (S, R), que son más comunes en CMOS y, a menudo, "activos alto ".
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Si ambas entradas están activas es la única vez que Q y Q_ son altas es decir, no complementario . (significado "activo" para las entradas anteriores en estado activo)
El conjunto tiene prioridad sobre Q y el restablecimiento tiene prioridad sobre Q_ (lea la barra Q).
Cuando lo anterior es verdadero, el primero en quedar inactivo determina cuándo se alterna la salida primaria correspondiente. (es decir, si S y R están ambos activos y R se elimina primero mientras que S aún está activo, entonces Q_ alterna de alto a bajo para satisfacer el ajuste como todavía activo.
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Ambas entradas enganchadas, pueden eliminarse tan pronto como entra en el estado activo y pueden eliminarse inmediatamente, lo que se utiliza en la lógica de comunicación de agitación manual o para presintonizar contadores asíncronos rápidamente.
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El pulso más pequeño se puede generar al alternar la salida (Q, Q_) y se puede activar externamente con la entrada (S, R) para que la condición de entrada se elimine inmediatamente después de que la salida se active. (respectivamente) Así es como se utilizan los Flip Flops en los detectores de fase asíncronos sensibles a los bordes a.k.a mezcladores de Tipo II en PLLs.
A continuación se muestra un ejemplo de la pulsación angosta más estrecha garantizada que se genera al usar una compuerta externa y FF para desactivar la entrada ClR tan pronto como la salida cambia debido a que D es 1 y está sincronizado.
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