Tengo un diseño que funciona correctamente para un grado 6 de FPGA de ALTERA
Si quiero seguir usando el mismo FPGA pero en speedgrade 8, ¿funcionará el mismo archivo sintetizado en el nuevo FPGA, o debo volver a compilar (volver a sintetizar) para el nuevo objetivo?
Si el nuevo grado de velocidad es más lento que el anterior, debe volver a sintetizar para asegurarse de que se cumplen los requisitos de tiempo. El FPGA se enrutará de manera diferente para cumplir con las características de temporización más lentas, y es posible que tenga que realizar ajustes en el código fuente de HDL para obtener el cierre de la temporización. Esto no es necesario si se está moviendo a un FPGA más rápido.
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