Parece que la mayoría de las placas FPGA, como Mojo y Papilio , tiene relojes incorporados del orden de 50 MHz, aunque los chips FPGA pueden llegar a varios cientos de MHz. Sin embargo, necesito poder controlar otro dispositivo con una señal del orden de 150 MHz. ¿Hay tableros de FPGA que puedan ser adecuados?
PLL: alimenta un reloj de baja frecuencia, obtiene un reloj de alta frecuencia.
Incluso con PCIe Gen3 como ejemplo, así es como se hace: utiliza un reloj de referencia de 100MHz y un PLL para aumentar a 4GHz.
En realidad, cualquier placa que tenga buffers de E / S capaces de la frecuencia que necesita (150MHz) y un reloj que sea de un buen múltiplo de la misma (50MHz podría multiplicarse fácilmente por 3), entonces la placa debería funcionar eléctricamente. su aplicación, siempre que las conexiones de su kit de desarrollo sean adecuadas (p. ej., la longitud coincida si es necesario). Sin saber más sobre la aplicación / dispositivo específico que desea controlar o incluso la placa de desarrollo que está utilizando, es difícil decir lo que es adecuado.
No necesariamente necesitas otra placa FPGA para este propósito. La mayoría de los FPGA tienen multiplicadores de reloj como primitivos (por ejemplo, los FPGA de Xilinx que tienen DCM y otras herramientas que permiten multiplicar y dividir relojes, y Altera que tiene módulos PLL). Puede configurar estos primitivos para multiplicar su reloj de entrada a la velocidad que necesita (incluso múltiplos no enteros, al menos en Xilinx DCM_SPs)
Recuerde que en una placa de desarrollo, el enrutamiento de la línea de señal puede no ser óptimo para todos los pines, especialmente si van a un conector de baja frecuencia, como pines de cabecera, o una placa de pruebas sin soldadura que está montada en algunos paneles de control FPGA ( más común en entornos educativos)
El reloj de referencia externo más alto que conozco es de 200 MHz con señalización diferencial.
Hay 2 formas de aumentar esta frecuencia:
Según lo descrito por Tom, puede usar un Bloque de modificación de reloj (CMB) en el FPGA como PLL, DCM o MMCM para generar un reloj de alta frecuencia que sea un múltiplo de su reloj de referencia.
Algunas placas FPGA se envían con osciladores programables. P.ej. El Si570 se puede programar de 1 a 910 MHz. Pero la mayoría de los tableros no tienen enrutamiento y material tan buenos para frecuencias tan altas.
Recuerde: los CMB internos tienen un mal rendimiento de fluctuación de fase en comparación con los chips de reloj / oscilador dedicados externos.
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