¿Dividir por 3 con salida cuadrada?

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Estoy pensando en hacer un reloj cuadrado de 8MHz a partir de un reloj cuadrado de 24MHz. Todas las señales son CMOS con una potencia de 3.3V (± 10%).

¿Cuáles son mis opciones? Me gustaría que fuera de baja potencia, barata y fácil de obtener, compacta.

Nota: la división por N 74HC4059 no coincide con mi "8 MHz sobre-cuadrado reloj "requisito; el ciclo de trabajo de salida es de aproximadamente 1/3.

Actualización: localicé que En la nota de la aplicación Semi tratando de hacer lo que Quiero, excepto que está usando muchos circuitos más circuitos integrados que en mis sueños. Desearía que la función dividir por 3 existiera preintegrada ...

Actualizaciónsiguiendo comentar sobre la falta de requisitos de simetría : el 24MHz disponible en la entrada tiene t lo > 16.5ns, t hi > 16.5ns, y la inestabilidad insignificante. La señal de salida debe tener t lo > 50ns, t hi > 50ns, y no deriva a largo plazo. Por lo tanto, si mi cálculo es correcto, en el circuito anterior tengo que mantener la diferencia de retardo entre (flanco de entrada ascendente y flanco de salida ascendente) y (flanco de entrada descendente para flanco de salida descendente) dentro de & pm; 8ns (con un margen de ingeniería de 166ps).

    
pregunta fgrieu

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Puede implementar el circuito ON Semi con solo tres paquetes pequeños. Dos chanclas dobles D 74HC74 y una compuerta NOR 74HC02 quad 2-in. Hay un FF sobrante por lo que también puede obtener 4MHz o 12MHz simultáneamente.

Recuerde que una compuerta AND es lo mismo que una NOR con cada entrada invertida, así que solo use las salidas Q en lugar de las salidas / Q para la compuerta AND.

Es posible que pueda reducirlo aún más a dos paquetes utilizando un contador síncrono de 4 bits, pero dudo que obtenga un costo de BOM mucho menor (42 centavos de dólar en 100 en Digikey para los tres)

    
respondido por el Spehro Pefhany
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Use un PLL (bucle de bloqueo de fase) para multiplicar la frecuencia original por 2. Esto permite dividir por 3 que no necesita ser cuadrado, luego seguido de una división por 2 para obtener una salida cuadrada.

    
respondido por el Olin Lathrop
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Como una derivación de la respuesta de tcrosley, PIC18F2550 (24Pin SOIC o DIP) tiene una bonito bloque PLL. Esto puede tomar una entrada de 24MHz, preescala en un factor de 12 a 4MHz (PLLDIV = 111), aliméntelo a un PLL que lo aumentará a 96MHz, luego alimente eso a través de un poscaler con un factor de 6 (CPUDIV = 11) Hacer 16MHz.

Esto puede entonces alimentar el módulo Timer1, que se puede configurar para alternar un pin CCP en la comparación de comparación y restablecer el temporizador. Usted establece el valor de comparación en cero, lo que significa que en cada ciclo de reloj se producirá una coincidencia y el pin CCP alternará. produciendo una señal del 50% del ciclo de trabajo de 8MHz (sé que esto funciona en los AVR, por lo que supongo que también funcionará en los PIC).

Un poco ideado, pero es un enfoque de un solo chip. Además, significa que tienes un PIC que se ejecuta a 16MHz para usar en otras cosas.

EDITAR:

Como alternativa, puede utilizar el factor de escala de puntuación posterior a 3 (CPUDIV = 01) para obtener un reloj del sistema de 32MHz. Luego obtendrá FCPU / 4 automáticamente del pin CLKO (RA6), que debe tener un ciclo de trabajo de 50 MHz y 8 MHz. Además, tiene un buen PIC que se ejecuta a 32 MHz internamente para hacer cualquier otra cosa que pueda necesitar.

    
respondido por el Tom Carpenter

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