Esta es una especie de pregunta simple para la que no he podido encontrar una respuesta.
Según mis notas, el retardo de propagación aumenta a medida que disminuye la tensión de alimentación. Aunque intuitivamente creo que disminuiría, esto se refleja, por ejemplo, en esto características de ASIC de Epson. Me gustaría saber por qué esto sucede.
Gracias de antemano.
El retraso de propagación en un sistema CMOS es \ $ \ approx g_m / C \ $
Y el transistor de polarización activa tendrá un \ $ g_m = u C_ {ox} V_ {eff} \ frac {W} {L} \ $
A medida que disminuye la fuente de alimentación:
Una vez que \ $ V_ {gs} \ $ se acerca a \ $ V_ {th} \ $, entonces el transistor comienza a operar en la región del triodo y se ralentiza aún más (menor \ $ I_d \ $ - > incluso menor \ $ g_m \ $).
La razón básica es que la corriente de salida del mosfet aumenta cuando aumenta el voltaje de su compuerta, por lo que puede cargar / descargar la capacitancia de salida más rápido, más que compensar el hecho de que la capacitancia de salida se está cargando a un voltaje más alto. Un efecto secundario importante es que la potencia de conmutación también aumenta.
No todo en un circuito integrado se escala linealmente con la tensión de alimentación. Algunas cosas están fijadas por el proceso de fabricación y no se escalan en absoluto, como las capacitancias individuales de la puerta del transistor y los voltajes de umbral, así como las resistividades de la lámina de las capas de metal y silicio.
Como las corrientes de operación generalmente disminuyen con el voltaje de suministro, las compuertas y los cables de interconexión tardan más en cambiar como resultado.