Límites superiores al tamaño del chip

El reloj es la señal de frecuencia fija que controla los circuitos lógicos en un chip. Un ciclo de reloj es el período (medido en segundos) del reloj. Por lo tanto, un reloj de 5 GHz tiene un tiempo de ciclo de 0.2 nanosegundos. Para que los circuitos en el chip funcionen correctamente, es necesario (dentro de ciertos límites dependiendo del diseño del chip real) que la señal del reloj llegue a todos los puntos del chip casi al mismo tiempo. Esto es lo que significa que el chip esté sincronizado. La suposición que citó asume que la demora en el chip no puede exceder la mitad del ciclo del reloj. Para un reloj de 5 GHz, esto es 0.1 nanosegundos. Dado que la velocidad de la luz es de 300,000,000 metros de segundo, la distancia recorrida en 0.1 nanosegundos. Es de 0,03 metros o 30 milímetros (mm). Las velocidades de reloj más lentas tienen tiempos de ciclo más grandes y permiten que el chip sea más grande y aún así cumpla con el requisito de 1/2 ciclo.

En realidad no es tan difícil diseñar una red de distribución de reloj que pueda ofrecer un reloj con poca inclinación en un chip bastante grande. (Mira casi cualquier FPGA, por ejemplo).

Tampoco es difícil lidiar con la latencia de la propagación de señales de datos en un chip grande, utilizando registros de tuberías cuando sea necesario.

Por lo tanto, el argumento de la velocidad del reloj contra los chips grandes es principalmente una pista falsa, basado en suposiciones demasiado simplistas.

Usando tales técnicas, se han construido sistemas tan grandes como una oblea completa. Son muy costosos, por lo que la motivación debe ser alta.

Por supuesto, estos sistemas tienen que lidiar con los inevitables defectos que ocurren en cualquier oblea, usando mecanismos de redundancia y tolerantes a fallas en todo el diseño.

Pero en realidad es bastante raro diseñar un sistema de este tipo que funcione de manera completamente sincrónica en un solo reloj de alta velocidad. En su lugar, los subsistemas individuales pueden operar de forma síncrona internamente, pero se comunican de forma asíncrona con otros subsistemas.