Por favor, ayúdenme a explicar el exceso y el subimpulso del inversor CMOS

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El libro de Rabaey dice que:

  

Observe especialmente los sobreimpulsos en las señales de salida simuladas.   Estas son causadas por las capacidades de la puerta de drenaje del inversor   transistores, que acoplan el escalón de tensión pronunciada en el nodo de entrada   directamente a la salida antes de que los transistores incluso puedan comenzar a reaccionar   a los cambios en la entrada.

Pero todavía no estoy tan claro acerca del efecto de acoplamiento de salida de entrada. ¡Por favor, ayúdame! Gracias

    
pregunta Tuyen Vo Quang

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A medida que la señal de entrada comienza a aumentar desde 0 V, el transistor NMOS en el inversor se encenderá cuando alcance un voltaje de umbral; a medida que aumenta, el transistor PMOS se apagará.

En la parte inicial de la subida, el PMOS todavía está (completamente) activado, y el NMOS no ha comenzado a encenderse. Sin embargo, hay una capacitancia de drenaje de puerta en ese dispositivo (y también en el PMOS). Entonces, la señal de entrada está acoplada capacitivamente a la salida. El PMOS tiende a desviar parte de ese acoplamiento a VDD, pero no es 100% exitoso, por lo tanto, el exceso.

De manera similar, en los bordes descendentes, se ve un poco por debajo.

Los bordes de entrada ascendentes más lentos permitirán que el transistor "ENCENDIDO" desvíe más de la señal acoplada al riel, pero nunca se elimina al 100%.

    
respondido por el jp314

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