Puesta en marcha del espectro del espectro extendido

Según yo,

  

Si el reloj central (SSC generado) se asigna a todos los bloques del sistema, ¿afectará a Fmax del sistema diseñado? (¡La frecuencia de operación puede variar!), Todo lo que incluye SerDes tiene la misma fuente de frecuencia.

La opción es mejor, porque conocemos el SSC, por lo que tenemos que diseñar nuestro sistema en consecuencia, es decir, el reloj del núcleo es de 500 MHz y debido al SSC 499.15 MHz a 500.1 MHz , por lo que el sistema diseñado debe tener% código%. Por lo tanto, hemos omitido el requisito de Buffer en SerDes que fue requerido para la primera opción.

  

Si es solo en PHY-Layer, ¿cómo compensa la diferencia de reloj para el intercambio de datos entre PHY a / desde Uper Layers? (¿Necesitas buffer en SerDes?)

Es demasiado complejo manejar Buffer en el reloj de bits, supongamos que USB3.0 debería ser capaz de lograr Fmax = 500.1 MHz , lo que generalmente no es factible.

Inferencia:

Como conocemos el SSC y la frecuencia del SSC resultante, deje el sistema de diseño para la peor frecuencia de caso. Cuál es la solución más fácil y factible hasta ahora.

La mayor parte de la energía irradiada en EMI / RFI proviene de los bordes o de las transiciones de reloj. La forma en que funciona el SSC es al difuminar estos bordes para reducir el refuerzo de las frecuencias transmitidas. Esencialmente estás ampliando la energía de transmisión máxima. En realidad, no está cambiando la energía, ya que la energía integrada (redacción integrada a la frecuencia) o el área bajo la curva en el dominio de la frecuencia se mantiene igual. Es menos "pico" en el caso de SSC.

La idea clave aquí es tener esa transición de borde en la misma transmisión de bloqueo pero con +/- un poco de tiempo. La idea es que la configuración y los tiempos de espera de cualquier lógica no se vean afectados negativamente por esta fluctuación.

En realidad, sería más fácil simplemente modificar su flujo de salida. La mayoría de los protocolos e implementaciones de flujo en serie pueden aceptar fluctuaciones a su debido tiempo. Especialmente los sistemas donde existe el concepto de un "diagrama de ojo" y usted vuelve a alinear activamente el muestreo con el centro claro del ojo.

En un sistema más grande con lógica puramente digital, la interpolación requerirá la desaceleración del reloj para mantener los mismos márgenes de tiempo. Sin embargo, es necesario señalar que esta es una cantidad muy pequeña de desaceleración, por lo que probablemente no se notaría.