Sugerencias de procedimiento para conectar trazas entre DDR3 SDRAM y FPGA

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Este es mi primer diseño que conecta dos BGA: DDR3 SDRAM y Zynq SoC. El diseño tiene 4 capas y estoy usando Kicad. Hasta ahora he entendido lo siguiente: 

1. Focus on signal groups, i.e. ADDR, CTRL, CMD and data bytes.
2. Use the same layer transitions (VIAs) in each group for convenient length/delay control.

Lo general que tengo en cuenta es que las huellas son algo cortas (~ 25 mm). Mirar varios tutoriales parece ser un asunto trivial para los diseñadores de PCB con experiencia. Hago esto para no tener que preocuparme demasiado por el control de impedancia.

Comenzando con los pines ADDR, he terminado con el diseño a continuación. Este es quizás mi quinto intento, ya que he comenzado varias veces.

Paramisojosnotanexperimentados,estopareceuncompletocaosytengomuchasmásconexionesdepinparair.Ademásdeesto,todoslosrastrosdeberáncoincidirenlongitud,loquepresentaráaúnmásdesafíos.

Mihumildepreguntaes:¿alguienmepuededaralgunosconsejossobrecómoprocederconesto?

¿Lacapaestáaumentandoelcaminoaseguir?¿Y/ounamayordistanciaentreloscomponentes?

Paramí,parecequeXilinxpodríahaberelegidomejoresubicacionesparasuspinesDDR3conelfindesimplificareltrabajodediseño.

Componentes:

Hoja de datos de SDRAM DDR3 - IS43TR16640B-125JBLI

Zynq-7000 Pkg Pinout specs - XC7Z010CLG400

    
pregunta toxUP

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Es posible que no desee enrutar esas señales con una impedancia controlada, lo que hace que sea casi obligatorio tener un plano ininterrumpido en una capa adyacente. Xilinx sugiere una impedancia de enrutamiento IIRC de 40 ohmios para DDR3 en Zynq, que creará trazas bastante amplias si no está utilizando laminados muy finos.

Con respecto a la asignación de pines en el paquete CLG400 que tiene razón, es bastante molesto para el enrutamiento DDR3, especialmente cuando se compara con SoC optimizado para tableros de 4 capas de bajo costo.

También puede querer comprobar si puede enrutar dos pistas en la capa externa entre dos bolas BGA. Con el paso de 0.8 mm, esto te deja con un diámetro de almohadilla de 0.3-0.4mm y una pista / espacio de 0.08-0.1mm. Algo que probablemente no todos los fabricantes de PCB harán.

Le sugiero que eche un vistazo al diseño del MicroZED para obtener inspiración.

    
respondido por el Manu3l0us

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