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Hola, ¿alguien puede ayudarme a averiguar la tabla de verdad para este circuito? La salida es w y las entradas son p, q, s, t. He proporcionado mi respuesta para la tabla de verdad a continuación, pero es probable que esté equivocada.

¿Puede alguien explicarme cómo funciona esto? Sé que en nmos 0 abre el interruptor y 1 cierra, y pmos es lo contrario de esto. Mi problema es que no estoy seguro de qué sucede si:

1) s & q están abiertos (en la parte inferior)? Estoy en lo cierto al pensar que si solo hay uno abierto, w será 0 proporcionando p & t están cerrados (en la parte inferior) ...

2) ¿la corriente aún puede fluir si la T superior está abierta? ¿O de hecho, si alguno de los interruptores superiores está abierto?

3) ¿qué será W si la corriente no fluye desde abajo o desde arriba?

EDITAR: OK, creo que lo entiendo ahora. Básicamente termino con 9 salidas de 5V para wy el resto (7) salidas de 0V. básicamente cuando T = 0, la salida será igual a 1. Cuando T = 1, la salida será igual a 0, excepto cuando PQS está abierto en la parte inferior (es decir, cuando PQS es igual a 1).

Gracias por tu ayuda,

    
pregunta user559142

2 respuestas

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Las P, Q, S en la parte inferior forman una compuerta OR; hay una ruta si cualquiera de las entradas es 1. Pero está ANDed con T, de modo que W = 0 si (T = 1) Y (P = 1 O Q = 1 O S = 1). La parte superior es solo el doble de De Morgan: W = 1 si (T = 0) O (P = 0 Y Q = 0 Y S = 0).
Entonces W = NO (T Y (P OR Q OR S)).

Las P, Q, S en la parte inferior parecen más complicadas de lo que son. Se dibujan como P OR (Q OR S) pero es lo mismo que (P OR Q OR S).

editar
Su tabla de verdad puede ser más fácil de interpretar si enumera las respuestas. Entradas en orden de conteo binario:

  

T P Q S
  0 0 0 0
  0 0 0 1
  0 0 1 0
  0 0 1 1
  0 1 0 0
  0 1 0 1
  etc.

Algunas relaciones entre una determinada entrada y la salida pueden ser más claras, en este caso, solo en la mitad inferior de la tabla, la salida será cero. La mitad inferior es cuando T = 1.

    
respondido por el stevenvh
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No entendí muy bien tu pregunta. Pero voy a tratar de responder desde mi conocimiento limitado. Este circuito se basa en la lógica CMOS. En esta lógica, PMOS se usa como pull up y NMOS se usa como pull down. Ese circuito es una implementación de ~[(P+Q+S).T] que también se puede escribir como
![(P | Q | S) & T] = (!P & !Q & !S) | T . Ahora vamos a responder a tu pregunta.

  1. Sí, W se bajará. es decir, W será 0V.
  2. En la lógica CMOS, la corriente solo fluirá cuando la lógica cambie. Esto es solo cuando W cambia de 1 a 0 o cuando cambia de 0 a 1. Por eso el CMOS es eficiente en energía. Cuando el interruptor T está cerrado, W se coloca en Vdd.
  3. Como expliqué para la segunda pregunta, la corriente no fluirá siempre. W solo se colocará en Vdd o en Vss correspondiente a las entradas aplicadas.

Aquí en este circuito Vdd = 5V y Vss = 0V.

    
respondido por el 0xakhil

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