TFT LCD pixel clock filtering

Envuelva experimentalmente el papel de aluminio alrededor del cable, y conéctelo a tierra en el extremo de conducción. O el chasis, pero no ambos. Si eso funciona, puede encontrar una mejor manera de proteger el cable.

O una terminación de serie en el extremo conductor de la señal de reloj; esto ralentizará un poco los bordes del reloj; en otras palabras, reducir el contenido armónico.

Tengo mis dudas sobre esto: si el reloj es de 30MHz y el pico está en 60MHz, eso es solo el segundo armónico. Lo que significa que: el reloj está muy lejos de ser una onda cuadrada (el ciclo de trabajo está lejos del 50%) o: el EMI proviene de otras fuentes (quizás los datos RGB: ¿desaparece la emisión con la pantalla en negro?) Algunos Más información de estos experimentos y preguntas pueden ayudar.

EDITAR: Si puede raspar un cable de repuesto en el conector, agregue un controlador diferencial para el reloj en el extremo de conducción (el controlador de LCD) y transmita el reloj y su complemento por cables adyacentes. En el extremo receptor (la pantalla LCD) use un receptor diferencial para regenerar el reloj. Esto tiene dos ventajas: primero, la forma de onda del reloj se conservará con mayor precisión a pesar de los cables y los filtros EMC, y segundo, la radiación de las dos líneas del reloj se cancelará mutuamente, lo que reducirá sus emisiones de EMC.

Podría considerar la serialización y la deserialización: -

PuedoresponderporlafamiliadechipsdeTI.Heusadoeldesalinizadorydeserializadorde10canalesmássimple:1canalyhaceloquediceenlalata.¿Porquédeberíaconsiderarseesto?SinopuedereducirlaEMI,pasarde18conexionesnobalanceadasa4paresbalanceadosesreducirálaEMIenunordendemagnitud. Aquí está el archivo pdf de los dispositivos.

Estos dispositivos están diseñados específicamente para LCD y otras tecnologías de pantalla y pueden funcionar hasta 10 metros.

¿Qué está impulsando el FPC? Por ejemplo, si el procesador host es un FPGA, es posible reducir la unidad actual y la velocidad de giro en los pines de E / S. Por ejemplo, en el Xilinx Spartan 6 UCF, es posible configurar tanto la velocidad de giro como la unidad. Citando el libro blanco de Xilinx sobre la integridad de la señal (lo que es una buena lectura si sospecha estos problemas):

  

Otra técnica utilizada en los FPGA es controlar las tasas de giro de salida. Si el retraso no es un   problema, los atributos de salida LENTA se pueden usar para reducir la interferencia y el rebote. Si la tasa de matanza   el control no es posible, la potencia del variador debe programarse a una potencia menor;   por ejemplo, utilizando LVTTL2 en lugar de controladores LVTTL12. La mayor salida resultante   La resistencia absorbe los reflejos y mejora la integridad de la señal. Las resistencias externas no son   necesario mediante el uso de ciertas opciones de interfaz de SelectIO ™.

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Para datos de alta frecuencia, siempre que los retrasos de la señal coincidan, es mejor tener velocidades de giro más lentas (es decir, bordes más inclinados) en lugar de señales de onda cuadrada idealizadas, para reducir la interferencia (especialmente a través de un FPC, donde las señales adyacentes tienden a emparejarse).

Edit: Ops, no vi que tengas un controlador ASIC. Puedes intentar usar resistencias de terminación. Otro truco es que si sospechas que el timbre está causando interferencias, puedes usar un FPC más amplio y hacer que todas las demás señales se conecten a tierra para las señales de alta frecuencia.