He diseñado varios amplificadores operacionales y de transconductancia en tecnologías CMOS en el pasado. También he trabajado con comparadores de cierre temporizado. Sin embargo, todavía no he diseñado un comparador asíncrono, y su diseño interno parece muy similar a un amplificador operacional.
Supongamos que quisiera diseñar un comparador con una salida totalmente accionada (no un drenaje abierto). ¿En qué se diferencian el diseño de mi comparador y los factores que tomo en consideración, a nivel de transistor integrado, de un opamp de una o dos etapas optimizado para una operación de realimentación negativa lineal? ¿Cambios en las topologías, sesgos, estrategia de tamaño?
Para comenzar, supongo que desearía una topología de segunda etapa diferente capaz de una salida de riel a riel de alta velocidad de giro (y ignorar su funcionamiento de pequeña señal) ... quizás también consideraciones de capacidad / capacitancia del nodo ¿Para una rápida recuperación de la primera etapa de la saturación?
Tenga en cuenta que mi interés es a nivel de circuito de transistores para tecnologías integradas, no a nivel de placa. Soy consciente de la pregunta 90657 , que cubre esto en un nivel abstracto / de caja negra, y no encontró ninguna pregunta que cubra este tema a nivel de IC.