¿Qué significa que una señal de salida sea estable? ¿Tengo entendido que cuando una entrada a un circuito lógico cambia, el tiempo de retardo para que la señal alcance la salida (el tiempo para que la salida refleje el cambio) es directamente proporcional al número de puertas por las que debe pasar la señal? Entonces, ¿es simplemente que una salida es estable cuando ese tiempo de retraso finalmente ha pasado? Mi libro de texto usa un sumador de 1 bit como ejemplo.
Sí, lo has hecho bien. En lógica digital, el circuito es estable después de que se haya parado de cambiar debido a un cambio en las entradas.
¿el tiempo de retraso para que la señal llegue a la salida es directamente proporcional al número de puertas por las que debe pasar la señal?
Excepto por el hecho de que el retraso de diferentes puertas puede ser diferente, esto es correcto. Por ejemplo, una puerta AND puede tener un retardo de propagación más prolongado que una puerta NAND.
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Como Michael señala en los comentarios, hay otros factores que afectan el retraso. Respondí la pregunta pensando principalmente en diseños de lógica discreta TTL o CMOS. Incluso entonces, factores como el despliegue de cada puerta afectarán el retraso de la ruta.
En los FPGA la situación es mucho más complicada. Primero porque no hay correspondencia 1 a 1 entre las puertas básicas (AND, OR, etc.) y la implementación en el FPGA. Segundo, porque las velocidades que puede alcanzar en un FPGA son mucho más rápidas que en la lógica discreta, por lo que los efectos relativamente pequeños comienzan a tener un impacto más significativo en el diseño general.
Eso es correcto para puertas combinatorias como lo dice su título. Si se trata de condiciones de carrera en la llegada a un flip flop y no se cumplen las condiciones de configuración y retención, esto conduce a la metastabilidad y, en algunos casos, se puede propagar un estado desconocido. O más bien, el resultado puede no ser determinista.
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