¿La denominación de las dos arquitecturas flash está relacionada con las diferencias entre los dos tipos de puertas lógicas? Si es así, ¿cómo?
¿Por qué esta diferencia o no se aplica también a diferentes configuraciones o diseños de DRAM o SRAM?
(Esta pregunta no es sobre el rendimiento de R / W o las diferencias de uso entre NAND y NOR flash, que ya se ha hecho aquí: ¿Cuáles son las diferencias entre flash NAND y NOR? )
Porque están cableados como una puerta NAND o NOR. (Consulte esta pregunta para las puertas CMOS NAND / NOR clásicas. Aquí la lógica es simplemente el 'menú desplegable' de NMOS, no CMOS)
Para leer el flash NAND, cada transistor se enciende en la celda excepto el que se está leyendo. Debido a que está cableado como una compuerta NAND, donde si cada señal es AND'ed usted obtiene un nivel bajo, si observa un nivel bajo en la línea de bits, entonces sabe que se configuró la celda de memoria.
NAND flash tiene grupos de transistores de flash en serie, como una compuerta NAND. Esto ahorra algo de área de troquel ya que puede conectarlos a source - > Drenaje sin necesidad de contactos o metal. NOR flash tiene los transistores de flash en paralelo.
No entraré en la mecánica de las lecturas a menos que usted quiera que lo haga, pero el resultado final es que el flash NOR está diseñado para ser de acceso aleatorio, lo que significa que cualquier dirección se puede leer con el mismo tiempo de acceso. El flash NAND está diseñado para ser leído en bloques.
La razón por la que esto no se aplica a DRAM y SRAM es que las RAM siempre están diseñadas para ser de acceso aleatorio. (De ahí el nombre, supongo). El tiempo de acceso es más importante para la memoria principal que para el almacenamiento no volátil. (No estoy seguro de si podría crear una DRAM o SRAM de estilo NAND. ¿Cómo funcionaría este diseño con transistores de puerta no flotante?)
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