avr adc en modo diferencial frecuencias

Desde la página 235 de la hoja de datos :

  

Las conversiones diferenciales se sincronizan con el reloj interno CKADC2 igual a la mitad del ADC   reloj. Esta sincronización se realiza automáticamente por la interfaz ADC de tal manera que la   la muestra y retención ocurre en un borde específico de CKADC2. Una conversión iniciada por el usuario (es decir, todas las   conversiones simples, y la primera conversión en ejecución libre) cuando CKADC2 es bajo tomará lo mismo   cantidad de tiempo como una única conversión finalizada (13 ciclos de reloj de ADC a partir del siguiente prescaled   ciclo de reloj). Una conversión iniciada por el usuario cuando CKADC2 es alta tomará 14 ADC clock   Ciclos debidos al mecanismo de sincronización. En el modo de ejecución libre, se inicia una nueva conversión.   inmediatamente después de que se complete la conversión anterior, y dado que CKADC2 es alto en este momento,   todas las conversiones de libre ejecución iniciadas automáticamente (es decir, todas menos la primera) tomarán 14 ADC clock   ciclos.

Este es el único párrafo donde hablan sobre CKADC2. Tampoco se menciona en las características eléctricas. Además, la tabla que precede a este párrafo dice 13 ciclos de reloj ADC para conversiones de un solo extremo y 13 o 14 para diferencial, también "tiempo de conversión (ciclos)". Parece que se usa el mismo reloj ADC, y que CKADC2 solo es relevante para ese 14º ciclo si se inicia una conversión cuando CKADC2 es alta.