Frecuencia máxima del contador síncrono

El libro está mal. El período mínimo de reloj es de 30 ns.

• Primer reloj a Q de FF: 10 ns
• Primera puerta AND de entrada a salida: 10 ns
• Segunda puerta AND de entrada a salida: 10 ns
• Tiempo de configuración a la tercera FF: 0 ns

Total: 30 ns

Este es el tiempo requerido desde que la salida del primer FF sube (mientras que los otros dos FF ya son altos) para asegurar que el tercer FF baja en el próximo borde del reloj.

EDIT: Hay una sorprendente cantidad de confusión sobre esto, así que aquí hay algunos diagramas que espero que queden claros.

El primero muestra el contador contando desde el estado de todo cero, con cada espacio horizontal que representa 5 ns. Los retrasos de FF y de puerta se muestran como exactamente 10 ns. Tenga en cuenta que la entrada J2K2 al tercer FF apenas lo hace a tiempo para los estados 01x y 11x.

         __    __    __   |__    __    __    __   |__    __
clock __/  \__/  \__/  \__/  \__/  \__/  \__/  \__/  \__/  \__
           _____    :  _____       _____    :  _____       ___
Q0    ____/     \_____/   | \_____/     \_____/   | \_____/
             _____  :    _____       _____  :    _____       _
J1K1  ______/     \_____/ |   \_____/     \_____/ |   \_____/
                 ___________             ___________
Q1    __________/   :     | \___________/   :     | \_________
                   _:     |___             _:     |___
J2K2  ____________/ \_____/   \___________/ \_____/   \_______
                          |  _______________________
Q2    ______________________/                     | \_________
                          |                       |
10ns  ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^

La línea vertical punteada muestra el caso en el que Q2 no debe alternar, y la línea vertical continua muestra dónde está.

Un diseño conservador (en ausencia de cualquier mínimo especificaciones de retardo de propagación) supondría que las salidas de las FF y las puertas se vuelven inválidas tan pronto como cambie cualquier entrada. Aquí hay una vista ampliada que tiene esto en cuenta:

            _____       _____       _____      |_____ 
clock _____/     \_____/     \_____/     \_____/     \_____
            _______________        :_______________
Q0    _____/XXX/       \XXX\_______/XXX/       \XXX\_______
            ___________________    :___________________
J1K1  _____/XXXXXXX/   \XXXXXXX\___/XXXXXXX/   \XXXXXXX\___
                        ___________________________
Q1    _________________/XXX/       :           \XXX\_______
                        __________ : ___________________
J2K2  _________________/XXXXXXXXXX\_/XXXXXXXXX/ \XXXXXXX\__
                                               |___________
Q2    _________________________________________/XXX/
                                               |
10ns   ^   ^   ^   ^   ^   ^   ^   ^   ^   ^   ^   ^   ^

Aquí, he reducido un poco la demora de J2K2 para ilustrar cómo apenas se vuelve válido a tiempo para los dos bordes clave del reloj. Para resumir, Q0 se convierte en válido 10 ns después del límite del reloj, J1K1 se convierte en válido 10 ns después de que Q0 se convierta en válido, y J2K2 se convierte en válido 10 ns después de que J1K1 se convierta en válido, justo a tiempo para el siguiente flanco de reloj.

También, como señaló Brian Drummond, estoy ignorando por completo la salida de transporte del circuito (la tercera puerta AND). La pregunta es solo acerca de la frecuencia máxima de reloj del contador mismo. Si esa salida debe ser válida, entonces el período de reloj tendrá que ser aún más largo.

A menos que el libro defina "operar" no puedes responder a esta pregunta.

Como dice Dave Tweed, estas tres FF pueden alternar en el período de 30 ns.

Sin embargo, tenga en cuenta que la salida de Carry todavía no es válida.

No puedo decir con la palabra "operar" si se pretende que la salida de transporte sea válida antes del siguiente borde del reloj. Solo la especificación detallada para este contador puede indicarle eso, por lo que es posible que desee ser conservador y llamarlo 40ns para cubrir la cadena de transporte ..

El libro es correcto.

La lógica de un JK Flip Flop es la siguiente:

NoseusaSET/REST,porloquedebeconsiderarsoloLatchandToggleparacualquierflip-flop.

ConsiderequeQ0,Q1yQ2sontodos=0comoestadoinicial

1. Primerreloj.Q0+10ns->1,Q1=0,Q2=0
2. PrimerapuertaAND+10ns->1,segundaytercerasalidasdelapuertaAND=0(observequenoseincurreenretraso)
3. Segundoreloj.Q0+10ns->0,Q1+10ns->1,Q2=0
4. PrimerapuertaAND+10ns->0,SegundapuertaAND+10ns->1,tercerapuertaAND=0
5. tercerreloj.Q0+10ns->1,Q1+10ns->0,Q2+10ns->1
6. PrimerapuertaAND+10ns->1,Q1

Odiagramadetiempo:

Establecí los retrasos en aproximadamente 9 ns, por lo que se permitió el tiempo de configuración y el reloj en un 20% para que sea más fácil de ver. El reloj puede funcionar a 50 MHz con solo 2 retrasos significativos.

Aunque no estoy de acuerdo con el libro, y estoy de acuerdo con el OP y la respuesta de Dave de 30nS, creo que vale la pena hablar un poco más sobre lo que está sucediendo.

El primer flip flop siempre cambia, los que están más a la derecha se habilitan progresivamente desde la izquierda.

Aunque las salidas del flip-flop cambian de forma sincrónica, el árbol AND puramente combinatorio proporciona un retraso de 10nS por etapa a medida que la habilitación se propaga a la derecha.

Si se agrega un cuarto flip-flop, el retraso aumentará a 40 nS.

El problema con este circuito es que el flip-flop de conmutación más rápido es un árbol AND (potencialmente) largo, alejado de la entrada de habilitación del flip-flop más a la derecha. A medida que aumenta el número de etapas, el contador se ralentiza. Para ver una configuración que propaga la habilitación en la dirección opuesta , de modo que los resultados no sean lentos a medida que agregue un número arbitrario de etapas, consulte la patente EP0469738A2, figuras 5 y 6.

Las salidas están sincronizadas y el número máximo de retrasos de entrada es de 2 etapas.

Pullup = 1 no es una entrada dinámica.

El elemento gating es en realidad la salida del recuento de terminales, permítame llamarlo, ya que a menudo se etiqueta como TC = 1, cuando cada Registro Q = 1. Con el fin de conectar en cascada este diseño o hacer que la salida de la última puerta AND sea útil o, al menos, válida durante un tiempo determinado, se deben sumar todos los retrasos de prop de TC en relación con el reloj.

Ahora ves que hay 4x retrasos de prop 10ns = 1 FF + 3 Y compuerta, por lo que la velocidad máxima de reloj es de 25 MHz.

El problema con este diseño TC es que el efecto de onda es subóptimo. El método preferido es utilizar la entrada Y la puerta de entrada múltiple, por lo que solo hay 1 unidad de retraso (que en realidad es NAND + INV)