¿Puede un pin triestado manejar dos pines SS?

Mi preocupación es que el bajo nivel producido por el PNP estará justo por debajo de \ $ 0.7 \ mathrm {V} \ $ debido a que se requiere \ $ V_ {be} \ $ para que el transistor esté encendido. Para \ $ 5 \ mathrm {V} \ $ CMOS, el voltaje de entrada de bajo nivel generalmente es a lo sumo \ $ 0.8 \ mathrm {V} \ $ (para \ $ 3.3 \ mathrm {V} \ $ CMOS será un poco menor), lo que significa que estás justo en el borde. Personalmente, no estaría feliz de correr tan cerca del borde.

De hecho, ahora que he tenido la oportunidad de simular el circuito, no estoy convencido de que funcionará como estaba previsto cuando flotaba. La Q2 no se apagará correctamente a menos que agregue una resistencia de levantamiento, pero para ser lo suficientemente fuerte como para trabajar, causaría que la Q1 se encienda.

Hay una forma de hacerlo en el pasado, pero requiere dos comparadores. Esto no es tan malo ya que un paquete de doble comparador tiene solo 8 pines y ocuparía aproximadamente lo mismo que sus transistores discretos.

Básicamente, el enfoque consiste en convertir la entrada en ternaria: usted tiene resistencias de pull-up y pull-down iguales, de modo que al flotar el voltaje de entrada será aproximadamente la mitad del riel de alimentación.

Entonces tienes un comparador para cada salida. Para el primer dispositivo, el comparador se configura de modo que emita un nivel bajo solo cuando el voltaje es menor que un tercio de la fuente de alimentación. Para el segundo dispositivo, la salida es baja cuando el voltaje está por encima de dos tercios de la fuente de alimentación.

Requerirá 5 resistencias y 1 doble comparador. El circuito es el siguiente:

Loanteriorpuedeser simulados aquí . Se simula para \ $ 5 \ mathrm {V} \ $, pero el circuito sería idéntico para \ $ 3.3 \ mathrm {V} \ $.

Esencialmente, el comparador superior será bajo solo cuando la entrada sea controlada alta. El comparador inferior será bajo solo cuando la entrada sea controlada baja. Si la entrada flota, ambas salidas del comparador serán altas. Esto es casi un circuito convertidor de Ternario a Binario , no es estrictamente hablando, ya que necesita las salidas 01,10,11, mientras que ternario sería 00,10 (o 01) , 11, pero es esencialmente lo mismo solo con un bit invertido (por lo tanto, el comparador está al revés).

Si los comparadores son de drenaje abierto, que son muchos, también necesitará una resistencia de pull-up en cada salida. Esto no debería causar un problema ya que obtendrás una buena lógica fuerte 0.

Como se muestra, el concepto no funcionará, ya que cuando la salida de SS es alta-Z, R1 + R2 sesgará la base Q2 y la salida de SS2 estará en un voltaje intermedio. Si bien esto se considera alto o bajo dependerá de la familia lógica utilizada, no es una solución "limpia".

Puede ser útil agregar un diodo o unas pocas en ubicaciones clave.

FWIW: la provisión de un estado de salida de Hi-Z no suele considerarse principalmente como un medio de gasto de recuento de pines. El uso principal es permitir arreglos "cableados O" donde varios pines pueden combinarse lógicamente. PERO cualquier función se puede usar para cualquier función que el ingenuo diseñador pueda decidir :-).

Resulta que es posible con un solo transistor PNP. Se aprovecha del espacio para la cabeza más grande dado para la lógica alta que la lógica baja.

R1 , R3 y R4 están muy delicadamente equilibrados para dejar SS2 (que está directamente conectado a SSout) lo más alto posible mientras se asegura de que Q1 esté encendido cuando SSout sea HiZ. La experimentación en el mundo real puede ser necesaria, pero también puede encontrar que el umbral para alta lógica es más bajo que el indicado en la hoja de datos.

Con SSout accionado alto o bajo, las salidas se conducen a 3.3V o < 0.02V. Te dejaré que averigües cuál es cuál.