Para el proyecto de mi escuela secundaria superior, decidí construir una CPU básica a partir de componentes discretos. Planeo usar un nivel lógico de 5 V y el diseño actual requiere alrededor de 2000-3000 transistores MOSFET de canal N. Esta pregunta es específicamente sobre el valor de la resistencia de extracción en la lógica NMOS.
En mi prueba de pruebas, solo usé resistencias de 10k, ya que tenía un montón por ahí y el valor es típico de una resistencia de pull-up, por lo que parece razonable, pero puede que no sea óptimo para lo que estoy tratando de lograr.
Según tengo entendido, la elección de este valor es una compensación entre el consumo de energía de la CPU y la velocidad que toma cada compuerta para alcanzar su valor de salida y, por lo tanto, la velocidad máxima del reloj en la que podría conducirlo.
Consumo de energía: Asumamos que cada transistor tiene una resistencia de 10k y que todos los transistores están activados. Como los valores típicos para R_dson son mucho menores que 10k, podemos ignorarlos. Esto significa que el consumo de energía sería del orden de 3000 * (5 ^ 2) /10000=7.5 vatios. Esta costura es sorprendentemente baja: ¿es razonable este valor?
Velocidad del reloj: Aquí estoy más en la oscuridad. ¿A qué velocidad de reloj podría conducir los circuitos de NMOS con un tirón hacia arriba de 10k contra un tirón hacia arriba de 1k? ¿Cómo se compararía eso a los circuitos CMOS que utilizan un MOSFET comparable?