Implementación del algoritmo AES usando arquitectura sistólica

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Necesito generar una matriz sistólica VLSI para implementar el algoritmo de cifrado AES con una longitud de clave de 128 bits. Las siguientes son las formas posibles:

  1. Systolic for Key expansion
  2. Systolic en MixColumn
  3. Sistema sistólico para el cálculo sobre la marcha de la caja S

Para la opción # 3, me refiero a este documento . La Figura 2.1 de este documento presenta los pasos para calcular el inverso multiplicativo, que es el primer paso en el cálculo de S-box. Estoy tratando de convertir este diagrama en una matriz sistólica, pero no he llegado a una solución concreta hasta ahora.

También me refiero a este documento para convertir un algoritmo cíclico en una sistólica. Sin embargo, no puedo convertir las operaciones involucradas en el cifrado AES en una estructura sistólica. ¿Alguien podría darme alguna sugerencia sobre cómo abordar este problema?

    
pregunta Amruta

1 respuesta

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Se han publicado artículos sobre la implementación de AES utilizando matrices sistólicas, p. ej. "El AES de manera sistólica: implementación y resultados del procesador Celator" (2008), pero utiliza algunos memoria. Otra es "Una arquitectura AES sistólica de 8 bits para aplicaciones de velocidad de datos moderada" (2009), Básicamente un diseño de columna mixta. Si alguno de esos enfoques cumple con sus otros requisitos de diseño (algo confusos), no lo sé.

    
respondido por el Fizz

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