¿Cuáles son las especificaciones de longitud y ancho para los transistores PMOS y NMOS y los rangos de capacitores para la tecnología CMOS de 90 nm? Me gustaría diseñar una celda sumadora de baja potencia con la función de carga mayoritaria.
(Función de carga mayoritaria: si más de la mitad de las entradas son 0, entonces la entrada equivalente dada al inversor es 0, si más entradas son 1, entonces su entrada equivalente es 1.)
La única especificación para una tecnología de 90 nm es que deberías poder hacer un transistor con una longitud de compuerta mínima de (esperarlo ..) 90 nm.
Estos parámetros son bastante específicos para cada fabricante y generalmente se consideran secretos comerciales. Dependiendo de dónde se encuentre, es posible que pueda acceder a la documentación técnica de una fundición con fines de investigación, pero firmará Acuerdos de no divulgación.
Dado que no parece que en realidad desees fabricar un chip, sugeriría usar modelos de tecnología predictiva. Estos son modelos SPICE que son básicamente transistores genéricos (no específicos del proceso) para un nodo de proceso dado. ASU publica estos modelos para uso público, y como no están vinculados a un fabricante, no es necesario un NDA (pero no olvide la atribución) !).
Echando un vistazo a los modelos de 90 nm , puede utilizar los modelos completos y simularlos el contenido de su corazón, o puede comenzar a cavar a través de los modelos para extraer una capacitancia. Para estimar la capacitancia, podemos simplificar la compuerta del transistor para que sea un simple capacitor de 2 placas separado por el óxido de la compuerta. Usando la fórmula de capacitancia, obtenemos lo siguiente:
\ $ C = \ varepsilon_r \ varepsilon_0 \ dfrac {A} {d} \ $
y lo reorganizaremos para que podamos resolver una capacitancia por unidad de área.
\ $ \ dfrac {C} {A} = \ dfrac {\ varepsilon_r \ varepsilon_0} {d} \ $
donde \ $ \ varepsilon_0 \ approx 8.854 \ times 10 ^ {- 12} F \ cdot m ^ {- 1} \ $
Los parámetros que estamos buscando son el espesor del óxido de la puerta, tox o el espesor efectivo del óxido, toxe ; y la constante dieléctrica \ $ \ varepsilon_r \ $, epsrox . Mirando el dispositivo NMOS, el modelo muestra toxe = 2.05e-9 y epsrox = 3.9 . Al insertar estos valores en nuestra ecuación, obtenemos:
\ $ \ dfrac {C} {A} = \ dfrac {\ varepsilon_r \ varepsilon_0} {d} = \ dfrac {3.9 \ cdot 8.854 \ times 10 ^ {- 12} F \ cdot m ^ {- 1} } {2.05 \ times 10 ^ {- 9} m} = 16.84 \ times 10 ^ {- 3} F \ cdot m ^ {- 2} \ $
Para un transistor NMOS de tamaño mínimo, sabemos que L = 90 nm, y podemos suponer que el mínimo W es aproximadamente el mismo, por lo que la capacitancia de la compuerta de nuestro transistor se calcularía como:
\ $ C = W \ cdot L \ cdot \ dfrac {C} {A} = 90 nm \ cdot 90 nm \ cdot 16.84 \ veces 10 ^ {- 3} F \ cdot m ^ {- 2} = 136 \ times 10 ^ {- 18} F \ $
Estas cifras son útiles para aproximaciones de primer orden, cuando se necesita una cifra aproximada. Estas capacidades no son lineales y estamos descuidando los efectos marginales, por lo que su kilometraje puede variar. Para las tareas de clase, creo que está bien.
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