Estoy implementando un receptor de bus CAN en VHDL a menos de 250 kbit / s, y aparece un marco curioso. Esto es terminar el campo de CRC, el último bajo la aplicación de relleno de bits. Y tengo:
...011111000001
No sé si ese bit final es el comienzo del campo delimitador CRC o si se rellena un poco, se ignorará.
¿Alguna idea?
¡Gracias!
Finalmente, ¡encontré el contestador!
El bit final está un poco relleno, porque los cinco ceros anteriores están dentro del campo CRC. El bit siguiente al final 1 es el bit delimitador CRC, y luego el bit de ranura ACK.
Ahora el ACK se envía en su lugar correcto y no hay ningún error presente en el bus.
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