Me dieron un código Verilog de un circuito y me pidieron que encontrara el número de fallas atascadas. El código era
NOT INV1 (Y1, A);
NOT INV2 (Y2, A);
NOT INV3 (Y3, A);
He adjuntado dos formas diferentes en las que se puede dibujar el circuito y, por lo tanto, obtengo dos respuestas diferentes.
En la figura A, hay cuatro cables totalmente diferentes en el lado de entrada y, por lo tanto, 4 ubicaciones de fallas en el lado de entrada (uno está entre la entrada A y el punto x, uno entre el punto x y la entrada de la puerta 1, uno entre el punto x y la entrada de la puerta 2 y una entre el punto x y la entrada de la puerta 3).
En la figura B, hay cinco cables diferentes en el lado de entrada y, por lo tanto, 5 ubicaciones de falla en el lado de entrada (uno entre la entrada A y el punto x, uno entre el punto x y la entrada de la puerta 1, uno entre el punto x y el punto y, uno entre el punto y y la entrada de la puerta 2 y el otro entre el punto y y la entrada de la puerta 3).
El mismo circuito lógico tiene dos respuestas diferentes. ¿Cuál es correcto? O en otras palabras, en realidad, ¿cómo se fabrica la lógica dada? ¿Las conexiones serán como en la figura A o en la figura B?
He marcado las ubicaciones de falla con una marca de lápiz en ambos circuitos.
