Diseños de oscilador simple

Si no desea utilizar componentes pasivos, aquí hay una solución totalmente digital. Me doy cuenta de que el uso de los chips de contraataque va más allá de su deseo de usar solo puertas lógicas básicas (NAND, NOR, etc.) y, de hecho, se pueden construir los contadores que se utilizan a continuación a partir de estos elementos, pero la complejidad lo haría poco práctico.

Tome su primer oscilador y agregue dos inversores más. El retardo de propagación típico t _tpd de un 74HCT04 inverter es 14 ns . Esto dará como resultado una frecuencia de salida de aproximadamente 70 MHz (que simulé en CircuitLab). La razón para usar la frecuencia más baja es doble; permite una mayor elección en partes para dividir hacia abajo (por ejemplo, la parte de 74HC4024 a continuación tiene una frecuencia máxima de 90 MHz), y 70 MHz se divide más cerca de 1 Hz que de 120 MHz usando contadores binarios.

Utilizando un 74HC4024 contador de rizado de 7 etapas , use el toque Q4 para dividir los 70 MHz por 32, dando una frecuencia de aproximadamente 2.19 MHz.

Luego, utilizando un CD4521 contador de 24 etapas , use la tecla Q18 para dividir 2.19 MHz por 262144 dando una frecuencia de 8.34 Hz. Usando el tap Q21, dividir 2.19 MHz por 2097152 genera 1.04 Hz. Usando el último toque Q24, dividiendo 2.19 MHz por 16777216 da 0.13 Hz.

Por lo tanto, no es exactamente el rango completo que pidió (de 0,1 a 10 Hz), sino de cerca (de 0,13 a 8,34 Hz, que incluye casi 1 Hz), y hay cuatro toques adicionales entre ellos que se pueden usar.

Esto tomaría tres circuitos integrados: los cinco inversores en un 74HCT04 y los dos contadores.

Yo sugeriría fuertemente el uso de un CPLD para esta tarea. El chip CPLD solo se hará cargo de todo lo que necesita en 1 IC, a un precio muy barato.

Como mencionó tcrosley, el uso de 5 puertas NOT en serie le proporcionará unos 70 MHz, y desde allí tendrá que dividirlo. Sin embargo, es casi seguro que no será de 70 MHz y dependerá del CPLD que seleccione si lo hace y, por supuesto, tendrá que calcularlo en función de su respectivo retraso de propagación.

Usar 23 flip-flops como divisores en serie lo dividirá a 8.34 Hz, y usar 29 te dará 0.13 Hz.

Por lo que he escuchado, los CPLD normalmente contienen 1 flip-flop por macrocélula, por lo que necesita al menos 29 macroceldas.

De hecho una de las opciones más baratas de Lattice Semi que llega a $ 1.20 por chip tiene 32 macrocélulas.

Y por último, pero no por ello menos importante, puede cambiar fácilmente el diseño y, por lo tanto, la frecuencia de su oscilador simplemente cargando un nuevo código, sin necesidad de volver a cablear nada.

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Y en realidad, en este caso, ni siquiera necesitarías utilizar ningún elemento lógico para crear los inversores, ya que muchos CPLD ya tienen elementos de reloj. Simplemente codifique el reloj para conectarse a su cadena de divisores y envíe la salida a su E / S.