Mi tarea es diseñar un esquema para un registro que tenga una entrada de clk e i [7: 0] que es una entrada binaria de 8 bits interpretada como un número y una salida de F que sube si i era igual que i a 127 base 10 hace dos flancos ascendentes, y que es '0' de lo contrario. Ahora he diseñado el registro teniendo 8 chanclas conectadas a 8 buses para la entrada y 8 buses para la salida.
Sin embargo, ¿cómo podría ir satisfaciendo la salida de F? ¿Debo conectar una puerta AND a la salida? ¿Cómo mostraría 127 base 10 hace dos flancos ascendentes? Estoy usando Xilinx. ¡Gracias!
