Controle las líneas WR y OE de SRAM paralelas con solo 2 cables mientras carga datos con 8

Ese enfoque simplemente no funcionará. Cada vez que transmita 2 unidades seguidas de un cero, obtendrá una escritura en la RAM, y esto ocurrirá para cualquier número de direcciones. Su problema es que su "código de activación", 110, no está excluido de sus direcciones de datos. Debido a que sus direcciones pueden ser de 13 bits, su código de activación debe ser de 14 bits o más, lo que será engorroso. Por ejemplo, si rellena su dirección con dos ceros iniciales y utiliza un código de 15 bits (14 unos y otro bit para determinar OE o WR, puede hacer lo que quiera).

Y le daré un pase en su asignación de QA, QB y QC a A6, A4 y A2. Asumiré que tienes una razón realmente extraña y creativa para hacerlo, pero me estremezco al pensar en tratar de mantener la codificación correcta.

Realmente necesita una señal de latch de salida para poder usar 74HC595 y no cambiar las salidas hasta que la señal de latch de salida pase de baja a alta. Tal vez pueda utilizar una forma inteligente de usar un registro de desplazamiento, o un par, que se apague y luego suba cuando el reloj del cambio 16 se apaga.

Debería leer sobre el uso de las líneas ALE (Address Latch Enable) en la arquitectura 8085 y sus descendientes. Era una forma barata de multiplexar las líneas de bus entre la dirección y los datos, reduciendo el número de pines IC en 7. Su aplicación es similar, incluso si ha reducido aún más el bus.

Con 2 líneas GPIO, un mux y un par de pestillos de 8 bits puede representar 4 estados:

1. inactivo
2. Carga el byte de la dirección alto
3. Carga el byte de dirección bajo (y lectura / escritura)
4. Ejecutar lectura / escritura

Asegurarse de representar estos estados en código Gray (para eliminar las transiciones no deseadas) proporcionará toda la funcionalidad deseada más rápido y más seguro que su implementación actual.