Dado un nodo de proceso (por ejemplo, FinfET + de 16nm de TSMC), ¿cuál es la potencia máxima por mm 2 que un ASIC digital puede extraer?
Pregunta secundaria: suponiendo que se enfríe con nitrógeno líquido, ¿cuál sería el cuello de botella que impide que el ASIC digital consuma más energía?
¿Esto suena como una pregunta de "pregúntele a su fundición"?
Sin embargo, más allá del autocalentamiento, los siguientes límites estarán en su capacidad de obtener energía en el chip en primer lugar con una caída resistiva aceptable. ¿Cuántos pines tiene? ¿Están conectados con cables de conexión, o se trata de un BGA de "chip flip"? ¿Qué pasa con los rastros de la placa base?
Suponiendo que se enfría con nitrógeno líquido, la potencia máxima está limitada por los mismos factores que limitan la potencia a temperatura ambiente, pero los factores de escala cambiarán. Los transistores tendrán un límite en su corriente de saturación y seguirán teniendo algo de corriente de fuga. La densidad de corriente en los cables todavía está limitada por preocupaciones de electromigración. Los cables aún tienen resistencia. A altas frecuencias, el cableado aún tiene inductancia y capacitancia que son relevantes.
¿Cuál de estos factores limitará realmente el rendimiento y el consumo de energía a baja temperatura depende en gran medida de cómo se diseñan los circuitos y de lo que están haciendo?