Mi entendimiento es que habrá una violación del tiempo de instalación. Como el tiempo de configuración se define como el tiempo mínimo, la entrada de datos debe ser estable antes de aplicar el reloj. ¿Pero cuál será la salida si violamos el tiempo de configuración?
El cambio de datos demasiado tarde antes del límite del reloj es una violación del tiempo de configuración. El cambio de datos demasiado pronto después del borde del reloj es una violación del tiempo de espera. Está proponiendo cambiar los datos simultáneamente con el borde del reloj, por lo que no está claro cuál de ellos sin mirar las entrañas del flip-flop. En cualquier caso, el resultado no está definido.
Debe examinar la hoja de datos para ver lo que dice.
La mayoría de los flip-flops D discretos tienen una configuración positiva y tiempos de espera, lo que significa que una transición simultánea de ambos, el reloj y D violarán ambos. En este caso, no se puede decir nada definitivo sobre la salida. Puede ir alto, puede ir bajo, puede ser metaestable, en cuyo caso no hay garantía de que se establezca en alto o bajo en un tiempo determinado. En la práctica, para cualquier flip-flop dado, es probable que se establezca en el mismo estado cada vez.
Algunos flip-flops D, especialmente aquellos en la E / S de los FPGA, pueden tener un tiempo de configuración negativo o un tiempo de espera negativo, en cuyo caso el comportamiento está definido por la hoja de datos , y puedes confiar en que siempre lo harás.
Lea otras preguntas en las etiquetas flipflop