desconectar el circuito cuando esté por debajo de 0.7 - 1V - UVLO?

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Me gustaría crear un bloqueo de subtensión que desconecta la alimentación de una sección de bajo voltaje de un circuito cuando el suministro está por debajo de 0.7 - 1V.

Tal como lo entiendo, la mayoría de las lógicas de muy bajo voltaje dejan de tener estados definidos a 0.6 V o menos. Presumiblemente, esto se deduce que un circuito que solo se enciende en estos niveles todavía tendrá un estado indefinido en estos niveles. En este circuito puede tomar muchos segundos pasar de 0V a más de 0.7V. Durante este período, idealmente, me gustaría evitar que el resto del circuito utilice cualquier energía.

¿Alguien tiene sugerencias o sugerencias creativas?

EDITAR: Gracias por todas las respuestas hasta ahora. Para aclarar:

  • El circuito que se está cortando también recibe la alimentación del mismo suministro. Busco un circuito 'guardián' para detener el suministro de energía al resto del circuito cuando Vin < 0.7 - 1V.
  • El resto del circuito utilizará un máximo de 100 mA @ < 1.8V.
  • Idealmente, sería un interruptor de lado alto (pero puede funcionar con el lado bajo)
  • También me olvidé de agregar (muy importante): ¡la parte del 'guardián' del circuito no debería usar más que unos pocos microamperios!
pregunta pythomatic

3 respuestas

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¡No estás pidiendo lo imposible! Mientras que los chips SVS tradicionales están disponibles para esos voltajes bajos y dentro de su presupuesto de energía, sus salidas no están definidas a voltajes muy bajos, lo que no es muy útil para su causa aquí.

Afortunadamente, algunas personas inteligentes de Advanced Linear Devices idearon una forma de hacer un dispositivo MOSFET de voltaje de umbral de precisión utilizando la misma tecnología de puerta flotante que es la base de la EEPROM y los chips Flash que todos conocemos. El resultado es lo que llaman un EPAD ™: un FET que básicamente puede actuar como un comparador de clases, con una precisión mucho mayor que el rango Vgs (th) de orden de magnitud en un MOSFET típico. El circuito resultante es muy simple y se muestra a continuación.

simular este circuito : esquema creado usando CircuitLab

Q1 es la EPAD de doble canal ALD110908 en SO-8 con un 0.8V Vgs (th) programado de fábrica; ambas secciones están conectadas en paralelo, lo que significa que los pines 2 y 7 del SO-8 están conectados a Vin, 3 y 6 están conectados a R1 y la compuerta de Q2, y 1, 4, 5 y 8 van a GND ya que el sustrato en las EPAD se fija por separado. Q2 es un FET de potencia de canal P AO3435 en SOT-23; se especificó debido a su máxima corriente de fuga de compuerta de 100 nA. R1 no es particularmente crítico en su valor: 10M & ohm; fue elegido ya que es el valor de resistencia más común lo suficientemente grande para la recuperación de Q1 en este circuito. Por cierto, si el valor de la resistencia no es un regalo muerto, este es un circuito de alta impedancia y debe construirse con técnicas de baja fuga:

  • No limpiar es un no-no, y también lo son las huellas digitales sucias en el tablero
  • Se debe utilizar un sustrato de PCB de buena calidad
  • Los rellenos de cobre en la parte superior deben mantenerse alejados del área del circuito
  • El diseño debe ser compacto y directo
respondido por el ThreePhaseEel
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El diodo Schottky eleva el umbral de Vin a 1V .. P-FET tiene Vgs = 1V. Agregue gorras para adaptarse a las necesidades de ondulación y demora.

  • El umbral V puede ser de 0.8 a 0.9V
  • Rev A para < pocos uA sesgo actual.

[email protected]ésdelaespecificaciónagregadaparaunacargamáximaderalentídeuAyunacargamáximade100mA..                     -~-originalabajo.

simular este circuito : esquema creado usando CircuitLab

    
respondido por el Tony EE rocketscientist
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Solo un pensamiento y no probado (por lo que las críticas constructivas solo complacen) pero, ¿qué tal algo como esto?

Aquí está mi pensamiento:

Por debajo de aproximadamente 1,2 V los diodos D2, D3 no puede conducir y, por lo tanto, cualquier voltaje inferior a ese no se ve en la salida. Tenga en cuenta que esto no pretende ser el límite inferior de tensión.

El emisor de base D1 y Q1 forma una caída de voltaje de aproximadamente 0.8V (el límite de voltaje más bajo). Un voltaje por encima de eso activaría Q1 (NPN BJT) con un valor adecuado de R1.

Si Q1 está ENCENDIDO, entonces Q2 (PNP BJT) también está ENCENDIDO con la corriente base controlada por R2. (Q1 colector-emisor en saturación, digamos 0.1V)

Q2 tiene una caída de aproximadamente 0.1V entre colector-emisor (en saturación) y efectivamente corta las caídas de diodo, dejando a Vout aproximadamente 0.1V menos que Vin para voltajes de entrada mayores que aproximadamente 0.8V.

Si Vin cae por debajo de 0,8v, Q1 se desactiva, Q2 se desactiva, dejando solo los dos diodos, D2, D3 en el circuito que impiden que pase esta baja tensión, por lo que Vout = 0V

    
respondido por el JIm Dearden

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